EDAとIPは半導体の見えない工場である

回路設計、機能検証、消費電力解析、配置配線、タイミング、信号・電源整合性、マスクデータ作成まで、テープアウト前には多数のEDA工程がある。一つの判定ミスは、高価なウェハーと数カ月の開発時間を失わせる。

先端ノードでは設計ルールが増え、チップレット、HBM、光I/O、背面電源まで扱う必要がある。製造装置の微細化と同時に、設計空間を探索し、製造可能性を保証するソフトウェアの負荷が増える。

EDA製品の機能が似ていても、ファウンドリーのPDK、標準セル、メモリコンパイラ、検証IP、社内スクリプト、過去設計データが結びついている。ツールを交換するには、数年分の工程と人材を再認証しなければならない。

CPUコア、SerDes、PCIe、DDR、セキュリティ、インターフェースを既製IPとして使えば、設計期間とリスクを減らせる。しかし同じIPを多くの企業が使うほど、脆弱性、ライセンス条件、供給停止の影響が広がる。

IPは論理仕様だけでなく、特定プロセス向けの物理実装と検証結果を含む。別ファウンドリーへ移すには再設計が必要で、マルチソース化は完成品の購買先を増やすほど簡単ではない。

EDA企業の売上だけでは設計能力を測れない。テープアウト数、初回シリコン成功率、検証時間、設計者一人当たりの生産性、PDK対応速度、IPの再利用率を追う必要がある。AIによる設計自動化も、最終検証と責任を消すものではない。

産業政策が工場建設だけを支援しても、設計フローとIPが国外依存なら自律性は限定的である。EDAは目に見えないが、設計を製造可能なデータへ変換する工場である。能力評価にはソフトウェア、人材、ファウンドリー認証を含めるべきだ。