PCIe 7.0で帯域は増えるが、届く距離は短くなる――リタイマーと配線電力の経済学

PCI-SIGが公開したPCIe 7.0は、PAM4信号を用いて128GT/sを実現し、x16構成で双方向最大512GB/sを目標とする。プロトコル上は帯域が倍増しても、配線の挿入損失とクロストークは周波数上昇とともに厳しくなる。[1]

CPUからアクセラレーターまでの距離が同じでも、従来の基板材料とコネクターで損失予算を満たせない場合がある。規格対応はコントローラーIPの実装だけではなく、パッケージ、基板、コネクター、ケーブルを含むチャネル設計である。[1][2]

信号が減衰する区間へリタイマーを置けば、受信した波形を判定して再送し、到達距離を延ばせる。ただし各装置は電力、放熱、基板面積、管理ファームウェア、故障点を追加する。レーン数が多いAIサーバーでは、I/O補償回路だけで無視できない電力になる。[1]

FECとFlit Modeは誤り率の高いPAM4リンクを成立させるが、訂正可能範囲を超えれば再送と性能低下が発生する。名目帯域が高くても、リンク訓練の不安定さや訂正負荷が大きければ、アプリケーションが得る帯域は伸びない。[1]

MolexはPCIe 7.0向けケーブル接続で、低損失同軸と専用コネクターを使い、基板配線より長い距離を確保する構成を示している。ケーブル化はGPUやNICの配置自由度を高め、保守単位を分けられる一方、接続部品と組立工程を増やす。[2]

この変化は、サーバー内部のI/Oをスロット中心からケーブル束、スイッチ、ファブリック中心へ移す。アクセラレーターをCPUの近くへ置く必要が弱まる反面、ケーブルの曲げ半径、冷却風路、交換作業、信号診断が機械設計の制約になる。[2]

PCIe 7.0の評価では、レーン帯域、実効到達距離、リタイマー数、リンク当たり電力、訂正後ビット誤り率、訓練時間、ケーブル・コネクター原価、障害時の交換範囲を同時に測る必要がある。[1][2]

最高速度のリンクを全区間へ使うことが最適とは限らない。短距離はPCIe 7.0、長距離は光やEthernet、容量拡張はCXLという階層化が進む可能性が高い。規格世代の勝敗ではなく、データ移動ごとに最小電力の経路を選べる設計が競争力になる。[1][2]