PCIe 7.0で帯域は倍増するが、設計自由度はむしろ減る

高速化で難しくなるのは、単純な減衰量だけではない。反射、クロストーク、ジッタ、電源雑音、温度変動が重なり、受信側が識別できる信号の余白を削る。したがって世代比較ではGT/sだけでなく、所定の誤り率を満たすチャネル構成と、そのために必要な部材を比較すべきである。

リタイマーを追加すると物理配置の自由度は増える一方、電力、発熱、初期化時間、ファームウェア管理、障害解析の対象が増える。帯域単価だけを見て世代更新を急ぐと、システム全体では部品点数と運用コストが上がり、期待した性能密度を得られない可能性がある。

AIサーバーではGPU、NIC、DPU、NVMe、スイッチが高帯域I/Oを奪い合う。リンク速度が上がるほど、どの接続を基板内に残し、どこからケーブルや光へ逃がすかというトポロジー判断が重要になる。PCIeは部品間規格でありながら、実際の採否はラック内の距離と冷却設計に左右される。

ここで価値を持つのは、単一部品の最高性能より、コントローラー、リタイマー、コネクタ、基板、測定器を一体で検証できる供給網である。規格公開から量産採用までの時間差は、チップ開発だけでなく、相互接続試験と故障モードの蓄積に必要な期間と考えるべきだ。

導入を読むには、対応CPUやアクセラレーターの発表より、リタイマー数、基板層数、到達距離、ポート当たり電力、相互接続認証、量産歩留まりを追う必要がある。規格の完成は市場の始まりであって、システムとしての経済性が完成したことを意味しない。