PCIe 8.0の256 GT/sは配線速度より検証範囲を増やす

PCI-SIGは2026年5月、PCI Express 8.0 Draft 0.5を公開し、256 GT/s、x16構成で最大1.0 TB/sの双方向帯域、低遅延、後方互換性、電力効率の維持を目標に掲げた。[1]

世代更新で転送速度が倍になるほど、挿入損失、反射、クロストーク、ジッタの許容範囲は厳しくなる。ChipSignal分析では、PHYの達成値よりも、実装距離と材料コストを含むチャネル予算が製品構成を決める。[1]

Draft 0.5は次世代用途向けの新しいコネクターも対象に含める。コネクター変更は、基板フットプリント、ケーブル、リタイマー配置、熱設計、機械公差、保守部品を同時に変える。[1]

単一ベンダーの評価基板でリンクが立つことと、複数供給者の部品を交換できることは別である。量産では、部品公差を重ねた最悪条件と、実装後の測定手順が共通化されなければならない。[1]

PCI-SIGは信頼性向上と低遅延を並行目標に置いている。高速化で誤り訂正の役割が増す一方、再送や訂正処理がシステム遅延へ与える影響を用途別に管理する必要がある。[1]

AIアクセラレータ、ストレージ、ネットワークでは許容できる遅延分布が異なる。FECの有無だけでなく、エラー率、訂正回数、再訓練、障害隔離を観測できる管理面が重要になる。[1]

PCIe 8.0は2028年の仕様完成を目標としており、Draft 0.5は設計の収束段階に入ったことを示す。ただし正式仕様前の実装は、後続改訂への追随コストを伴う。[1]

追うべきは対応IPの数だけではない。プラグフェストの組合せ数、測定器間の相関、リタイマー越しのエラー率、新コネクターの供給者数が、実運用での開放度を示す。[1]