THESIS · CHIPSIGNAL ANALYSIS

プロセスノードの名称は性能順位表ではない。比較は、同じ設計、同じ電圧、同じライブラリ、同じ時点の量産データへ正規化して初めて意味を持つ。

この記事の要点

  1. 01

    nmやÅの名称はゲート長など単一の物理寸法を直接示さない

  2. 02

    ベンダー公表の改善率は比較基準となる前世代が異なる

  3. 03

    実用価値はPPAだけでなく歩留まり、IP、設計期間、供給量で決まる

ノード名は計測値から製品名へ変わった

ChipSignal分析

先端プロセスの『2nm』『18A』は、単一の配線幅やゲート長を共通基準で示すものではない。各社はトランジスタ構造、配線、セルライブラリ、設計目標を含む世代名として使用している。数字の小ささだけで密度や性能を序列化することはできない。

確認済み事実

TSMCはN2を同社初のナノシート技術として位置づけ、2025年第4四半期に量産開始したとしている。Intelは18AでRibbonFETと裏面電源供給PowerViaを組み合わせ、Intel 3比の性能・電力・密度改善を公表する。両社の基準世代と測定条件が異なるため、公表率を横に並べても直接比較にはならない。[1][2]

PPAの三文字にも複数の前提がある

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Performance、Power、Areaは相互にトレードオフする。同じプロセスでも高性能ライブラリと高密度ライブラリでは、周波数、リーク、面積が違う。SRAM、ロジック、アナログ、I/Oの密度も同じ比率では縮まらない。チップ全体の面積改善は回路構成によって変わる。

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比較するなら、同じ回路ブロック、電圧、温度、周波数、ライブラリ、配線混雑、歩留まり目標を揃える必要がある。公開情報ではそこまで揃わないことが多いため、ベンダーの主張は『自社前世代からの改善』として読むのが妥当で、他社への順位づけに使うべきではない。

技術性能と商用性能を分ける

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テストチップで高い性能を示しても、顧客製品の量産価値は確定しない。歩留まり、設計ルールの安定性、EDA認証、IPライブラリ、マスク回数、ウェハー価格、量産能力、納期が商用性能を決める。プロセスが優れていても、設計着手時に必要なIPが揃わなければ採用は遅れる。

確認済み事実

裏面電源供給のような新技術は、配線混雑と電圧降下を改善する可能性がある一方、工程統合と設計手法を変える。価値は機能の有無ではなく、顧客が追加リスクを負っても採用するほどのシステム利得があるかで決まる。[2]

比較表に必要な最低項目

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実務的な比較では、量産開始の定義、良品出荷量、主要顧客製品、標準セル密度、SRAM密度、同一電力での性能、同一性能での電力、ウェハー価格、マスク費用、設計期間を並べるべきである。数値が非公開なら、非公開であること自体を不確実性として扱う。

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ノード名は便利な索引だが、結論ではない。『どちらが先端か』ではなく、『どの製品に、いつ、どのコストとリスクで使えるか』へ問いを変えると、技術比較は事業判断へ接続する。

WHAT TO WATCH

今後の監視項目

  • リスク生産、量産開始、顧客製品出荷の定義差
  • 標準セルとSRAMの密度を分けた開示
  • 同一条件でのPPA比較と歩留まり
  • EDA・IP認証と設計テープアウト数
EVIDENCE LEDGER

一次資料・参照資料

  1. 01
    公式発表EN
    2nm Technology ↗

    TSMC

    発表日
    2026-07-13
    取得日
    2026-07-13

    対応する論点: ノード名は計測値から製品名へ変わった

  2. 02
    公式発表EN
    Intel 18A ↗

    Intel Foundry

    発表日
    2026-07-13
    取得日
    2026-07-13

    対応する論点: ノード名は計測値から製品名へ変わった / 技術性能と商用性能を分ける

REVISION HISTORY

更新・訂正履歴

  1. 公開

    初版公開

ChipSignal編集部

一次資料と企業開示を基点に、半導体産業の構造変化を追跡する編集チームです。確認済み事実と分析を分離し、更新履歴を残します。

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