2D材料トランジスタは「動いた」から「工場で揃う」へ進めるか

imec、ASML、TSMCは、300mmウェハー上でMoS2を用いたnFETと、WS2またはWSe2を用いたpFETを50nmの contacted poly pitchで形成し、EUVを用いて最小28nmのチャネル長を示した。研究用の大きな素子から、先端工程で扱える寸法と装置系へ近づいた点が重要である。[1]

ただし300mm化は量産化の完了ではない。既存装置で処理できることは、ウェハー全面で同じ膜厚、結晶品質、接触特性、しきい値を再現できることとは別である。今回の成果は量産リスクを測定可能な形へ移した入口と読むべきだ。[1]

原子層級のチャネルは短チャネル効果を抑える可能性を持つが、原子数層の欠陥や界面汚染が電気特性へ直接表れる。材料の転写、成長、洗浄、コンタクト形成の小さな差が、ロット間・ウェハー内ばらつきへ増幅されやすい。[1]

シリコン工程が持つ強みは材料そのものだけでなく、欠陥密度、計測、再加工、統計的工程管理の蓄積にある。2D材料が競う相手は理論上のシリコン限界ではなく、毎月改善される成熟工程の良品コストである。[1]

imecは2D材料の用途として超微細ロジックに加え、配線層やウェハー裏面へのデバイス実装も挙げる。低い熱予算で形成できれば、演算回路の上に補助回路を置く、あるいは裏面へ機能を追加する選択肢が生まれる。[1]

追うべきは、ウェハー全面のしきい値分布、接触抵抗、チャネル欠陥密度、BEOL互換の熱予算、回路実証、PDK公開、試作ロットの再現性である。2D材料の転換点は記録更新ではなく、設計者が予測可能な部品として扱える時に来る。[1]