3D Stacked FETの価値は横方向面積の削減にあるが、上段・下段の工程を独立に最適化しにくくする。量産採用は密度実証より、上下デバイスのばらつき、熱履歴、接続、設計・検査の共同最適化で決まる。
この記事の要点
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Samsungは42nmゲートピッチでn型・p型それぞれ三層ナノシートを持つ3D Stacked FETを実証した
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高品質な多層エピタキシャル成長と中間誘電体絶縁が上下デバイスの性能・分離を左右する
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面積利得を製品価値へ変えるには、回路ライブラリ、コンタクト、熱、歩留まり、故障解析まで含む統合が必要である
横方向の縮小を縦積みで補う
Samsungの研究は、n型とp型トランジスタを横に並べず上下へ積み、42nmのゲートピッチで両極性に三層ナノシートチャネルを形成した。GAAの電流制御を使いながら、配置方向を三次元へ拡張する試みである。[1]
この構造はセル幅を縮める余地を作るが、単純にトランジスタ数を二倍にするものではない。上下のゲート、ソース・ドレイン、コンタクト、配線が同じ立体空間を共有するため、面積削減とアクセス難度が同時に増える。
三つの工程課題が同時に増える
Samsungは主要課題として、十分な電流経路、多層チャネルの均一な結晶品質、上下トランジスタを分離するMiddle Dielectric Isolationを挙げる。絶縁位置と厚さがずれると電気的干渉やゲート形成不良につながる。[1]
さらに上段工程の熱とエッチングが下段デバイスを変化させる。平面構造では別領域として調整できたn型・p型の材料としきい値を、縦方向の工程順序の中で成立させる必要がある。工程自由度は密度と引き換えに小さくなる。
素子実証と回路量産の距離は長い
研究では複数デバイスの電気特性とウェハー内の均一性が評価されたが、製品回路には桁違いの素子数、配線混雑、電源変動、温度分布が加わる。単一素子の動作は、標準セルの速度・電力・面積・歩留まりをまだ保証しない。[1]
量産判定には、インバーター、SRAM、フリップフロップなどで上下デバイスの相関ばらつきを測り、故障を上段・下段・接続へ切り分ける検査構造が必要になる。故障解析が遅ければ学習サイクルも遅くなる。
採用時期は設計資産と検査で決まる
採用時期を決めるのは、素子密度だけではなく、標準セル高さ、配線層、裏面電源との組み合わせ、EDA抽出、熱モデル、テスト容易化、修復可能性である。設計資産がなければ高密度素子は製品へ変換できない。
追うべきは、回路規模、ウェハー内ばらつき、上下デバイス別の歩留まり、熱履歴、コンタクト抵抗、PDK、設計テープアウトである。3D Stacked FETの転換点は、断面写真ではなく量産セルの良品コストが示される時に来る。[1]
今後の監視項目
- 3D Stacked FETを用いた標準セルとSRAMの回路実証
- 上下トランジスタのしきい値・電流ばらつきの相関
- Middle Dielectric Isolationとコンタクトの欠陥密度
- PDK、熱モデル、テスト・故障解析手法の整備
一次資料・参照資料
- 01公式発表ENFrom GAA to 3D Stacked FET: Expanding the Transistor into the Third Dimension ↗
Samsung Semiconductor
- 発表日
- 2026-06-17
- 取得日
- 2026-07-17
対応する論点: 横方向の縮小を縦積みで補う / 三つの工程課題が同時に増える / 素子実証と回路量産の距離は長い / 採用時期は設計資産と検査で決まる
更新・訂正履歴
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