DDR5 MRDIMMの帯域拡大はDRAMダイの速度だけでは決まらず、データバッファ、クロックドライバ、基板配線、熱設計、CPU側メモリコントローラの共同認定で決まる。規格の完成順序と相互運用性が量産時期を左右する。
この記事の要点
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JEDECはDDR5 MRDIMM向けデータバッファJESD82-552を公開し、クロックドライバ規格も準備している
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第2世代のraw card設計は12,800 MT/sを目標とし、モジュール内の信号・タイミング制御が重要になる
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部品規格の発行後もCPU、DIMM、基板、BIOS、熱条件をまたぐ相互運用試験が必要である
帯域はDRAMダイとCPUの間で作られる
JEDECは2026年4月、DDR5 MRDIMM向けのMultiplexed Rank Data Buffer規格JESD82-552を公開した。同時に、Multiplexed Rank Registering Clock Driver規格JESD82-542、第2世代MRDIMMモジュール、第3世代の検討状況を示した。[1]
MRDIMMは複数ランクのデータをモジュール内ロジックで多重化し、ホスト側インターフェースの実効帯域を高める。したがって性能はDRAMセルの速度だけではなく、バッファ遅延、クロック配布、ランク切替、基板損失、コネクタ特性の合成結果になる。
データバッファとクロックドライバは一組で評価する
公開されたDDR5MDB02は、高帯域化するMRDIMMアーキテクチャでデータバッファが果たす機能を定義する。続くDDR5MRCD02は信号整合性とタイミング制御を補完する位置付けで、データ経路とクロック経路の規格が揃って初めてモジュール設計の共通土台ができる。[1]
データが正しく通っても、クロックの位相余裕が小さければ温度、電圧、製造ばらつきでエラーが増える。逆にクロックだけを整えても、バッファの等化やランク間切替が追いつかなければ帯域は出ない。部品単体の合格より、組み合わせたときのアイマージンとエラー率が重要になる。
規格速度は量産速度ではない
JEDECは第2世代DDR5 MRDIMMのraw card設計で12,800 MT/sを目標とし、モジュール規格の完成を進めている。これは設計目標であり、すべてのサーバー構成が同じ速度、容量、温度条件で直ちに動くことを意味しない。[1]
量産にはメモリコントローラ、チャネル配線、DIMMスロット、ファームウェア訓練、温度管理を含む認定が必要である。高容量構成ほど負荷と発熱が増え、速度を維持するための電力や冷却の費用も上がる。帯域当たりのシステム費用で評価しなければならない。
採用時期は標準の連鎖で決まる
データバッファ、クロックドライバ、raw card、モジュール、CPUプラットフォームの規格は独立して見えるが、商用化では連鎖する。一つの部品仕様が遅れれば、評価基板、テストプログラム、BIOS、サーバー認定の開始も遅れる。[1]
追うべきなのは最高転送速度の発表だけではない。規格文書の公開、複数ベンダー部品のサンプル、相互運用イベント、容量別の速度ビン、実サーバーでの訂正不能エラー率を確認する必要がある。MRDIMMの競争はDRAMメーカーだけでなく、モジュール内ロジックの供給網を含む。
今後の監視項目
- JESD82-542 DDR5MRCD02の正式公開時期
- 第2世代MRDIMM raw cardとモジュール規格の完成
- 12,800 MT/s対応CPU・サーバーの認定構成
- データバッファとクロックドライバの複数供給者相互運用
一次資料・参照資料
- 01公式発表ENJEDEC Advances DDR5 MRDIMM Ecosystem with New Memory Interface Logic and Expanded MRDIMM Roadmap ↗
JEDEC
- 発表日
- 2026-04-30
- 取得日
- 2026-07-17
対応する論点: 帯域はDRAMダイとCPUの間で作られる / データバッファとクロックドライバは一組で評価する / 規格速度は量産速度ではない / 採用時期は標準の連鎖で決まる
更新・訂正履歴
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