GAAトランジスタの量産性は、ナノシートを形成できるかではなく、積層ごとの材料差と形状差を吸収しながら犠牲層だけを選択除去し、その結果を非破壊計測で制御できるかに左右される。選択比と均一性の両立が歩留まり学習の速度を決める。
この記事の要点
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複数のSi/SiGe層を同時に処理するため、平均値が良くてもシート別の過不足が残り得る
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過剰エッチングはチャネル寸法と機械強度を損ない、不足はゲート形成を阻害する
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量産競争ではエッチング装置とインライン計測を一つの制御ループとして評価する必要がある
GAAは立体形状を工程窓へ変える
ナノシートGAAでは、シリコンのチャネル層と犠牲となるSiGe層を交互に積み、後工程でSiGeを除去してゲートがチャネルを囲める空間を作る。平面やFinFETより構造自由度が増える一方、上下のシートを同じ条件で処理する難度が上がる。
IBMとLam Researchは2026年の共同開発で、ナノシートとナノスタック向けに高度なエッチング・成膜を組み合わせ、High-NA EUVから実デバイス層までの工程を検証するとした。微細化がリソグラフィ単独では完結せず、形状転写と材料選択へ移っている。[1]
選択比が高くても均一とは限らない
選択エッチングではSiGeを速く除去し、シリコンや周辺膜をできるだけ削らないことが求められる。しかし反応物の輸送、組成、温度、局所形状が異なれば、上段と下段、ウェハー中心と外周で除去量が変わる。
3層の犠牲SiGeシートを使った研究では、エッチング条件によって横方向のインデント深さが変化し、平均値だけでなくシート別の形状を把握する必要性が示された。複数層構造では、最も悪い1層がトランジスタ全体の電気特性を制約する。[2]
過剰処理と不足処理は異なる損失を生む
除去不足ではゲート材料が均一に回り込まず、静電制御や抵抗にばらつきが出る。過剰処理ではシリコンチャネル、スペーサー、ソース・ドレイン近傍を損傷し、寸法、移動度、信頼性、機械強度を悪化させ得る。工程窓は単一の選択比では表せない。
量産では、エッチング時間を長くして取り残しを消す安全策が使いにくい。微細構造ほどオーバーエッチの許容幅が小さいため、材料組成のばらつきと装置チャンバー状態を前工程から把握し、処理条件を適応させる必要がある。
計測が選択エッチングの生産能力になる
研究では、分光干渉を使う散乱計測と蛍光X線、機械学習を組み合わせ、破壊断面観察に頼らず平均インデントやシート別形状を推定する方法が示された。高速なインライン計測がなければ、工程のずれを多数のウェハーへ拡大させる。[2]
評価すべきは装置の最大選択比ではなく、シート別寸法の分布、チャンバー清掃間隔、計測から補正までの時間、電気歩留まりとの相関である。GAAの量産優位は、装置単体の性能より、エッチングと計測を閉ループ化した学習速度に表れる。
今後の監視項目
- シート別のSiGe除去量とチャネル寸法分布
- インライン計測値と電気歩留まりの相関
- チャンバー状態による選択比・均一性の変動
- GAA世代ごとの工程数とサイクルタイム
一次資料・参照資料
- 01公式発表ENIBM and Lam Research Announce Collaboration to Advance Sub-1nm Logic Scaling ↗
Lam Research
- 発表日
- 2026-03-10
- 取得日
- 2026-07-15
対応する論点: GAAは立体形状を工程窓へ変える
- 02論文ENDevelopment of SiGe Indentation Process Control for Gate-All-Around FET Technology Enablement ↗
arXiv
- 発表日
- 2022-01-12
- 取得日
- 2026-07-15
対応する論点: 選択比が高くても均一とは限らない / 計測が選択エッチングの生産能力になる
更新・訂正履歴
- 公開
初版公開