裏面電源供給網の利益は電源配線を裏へ移すだけでは得られない。セル、埋め込み電源レール、nTSV、ウェハー薄化、電源完全性、熱・機械信頼性、EDAを同時最適化して初めて、前面配線資源を信号へ戻しPPAを改善できる。
この記事の要点
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imecとArmのDTCO評価では、裏面電源と埋め込み電源レールが前面電源網比で周波数6%、面積16%の改善を示した
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効果は特定の高性能64ビットプロセッサブロックとA14相当PDKによる評価であり、全設計へ一律に適用できない
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量産には埋め込み電源レール、極薄化、nTSV、接続抵抗、熱、ESD、テストをまたぐ統合が必要である
前面配線の競合を解くのが基本価値である
従来の電源供給網は信号配線と同じウェハー前面のBEOLに配置される。微細化で配線抵抗と混雑が増えると、太い電源線と信号線が限られた配線資源を奪い合う。裏面電源供給網は電源経路を裏面へ分離し、前面を信号へ戻す構想である。[1]
ただし電源を裏へ移すだけではトランジスタへ届かない。裏面金属からnTSVを通じて埋め込み電源レールへ接続し、セル内の電源端子まで低抵抗で運ぶ必要がある。各接続の抵抗、密度、配置自由度が全体の電圧降下を決める。
PPA改善は特定条件のDTCO結果である
imecとArmは商用高性能64ビットプロセッサブロックをA14相当のナノシートPDKで評価し、BSPDNと埋め込み電源レールの組み合わせが前面電源網に比べて周波数6%、面積16%を改善し、エネルギー消費の悪化はなかったと報告した。[2]
この結果は有力だが、すべての回路で同じ利益が出る保証ではない。電源密度が低いブロック、配線混雑が小さい設計、面積よりコストを優先する製品では、追加工程の費用を回収しにくい。ブロックごとの電力分布と配線制約で選択する必要がある。
薄化と接続工程が新しい歩留まりリスクになる
imecはBSPDNの主要構成要素として、埋め込み電源レール、極端なウェハー薄化、nano-through-Si-via処理を挙げる。裏面から微細な接続を形成するには、位置合わせ、残厚管理、機械強度、接触抵抗を同時に制御しなければならない。[1]
前面の配線混雑を減らす代わりに、裏面工程の欠陥と薄ウェハーの取扱いが増える。接続不良が製造終盤で見つかれば、それ以前の高価な前工程を失う。電気テストをどの工程で入れ、修復不能な欠陥を早期に除外するかが経済性を左右する。
設計ルールとサインオフを同時に作り直す
imecのDTCO評価は、プロセス設計キット、物理設計フレームワーク、電源解析を組み合わせてブロックレベルのPPAとIR dropを検証した。BSPDNは製造工程だけでなく、セルライブラリ、配置配線、電源解析、熱・機械解析の入力を変える。[2]
量産評価では、PPAだけでなく追加マスク、工程時間、歩留まり、テスト容易性、ESD、熱経路、長期信頼性を含める必要がある。裏面電源の競争力は採用ノード名ではなく、設計から製造まで一つのサインオフ契約を作れるかで決まる。
今後の監視項目
- BSPDN対応PDK・セルライブラリ・EDAサインオフの公開範囲
- nTSVと埋め込み電源レールの接続抵抗・欠陥率
- ウェハー薄化後の反り、機械強度、熱経路
- 製品ブロック別の周波数・面積・電力・歩留まり効果
一次資料・参照資料
- 01公式発表ENBackside power delivery: benefits and building blocks ↗
imec
- 発表日
- 2022-11-15
- 取得日
- 2026-07-17
対応する論点: 前面配線の競合を解くのが基本価値である / 薄化と接続工程が新しい歩留まりリスクになる
- 02公式発表ENDTCO study of backside power delivery options ↗
imec
- 発表日
- 2023-06-13
- 取得日
- 2026-07-17
対応する論点: PPA改善は特定条件のDTCO結果である / 設計ルールとサインオフを同時に作り直す
更新・訂正履歴
- 公開
初版公開