SPHBM4はHBMを安くするのか――インターポーザーをPHYへ置き換える設計

JEDECのSPHBM4規格JESD330-4は、HBM4の内部構造を利用しながら、外部側を512ビットの高速インターフェースへ変換する。通常のHBM4が2048ビットの広い並列接続を使うのに対し、SPHBM4はベースダイで直列化を行い、より長い配線距離と大きなバンプピッチを許容する設計である。[1]

この変更の目的はDRAMセル自体を速くすることではない。演算ダイの周辺に必要な信号端子を減らし、シリコンインターポーザーや極端に高密度な再配線への依存を弱めることで、搭載可能なメモリ容量とパッケージ選択肢を増やすことにある。[1]

配線本数を減らして同等帯域を維持するには、一つの配線をより高い速度で動かす必要がある。その結果、ベースダイにはSerDesに近い送受信回路、クロック回復、等化、レーン訓練、誤り検出・訂正が必要になる。安価になるのはパッケージの一部であり、メモリスタック全体が単純になるわけではない。[1]

高速PHYは先端ロジックで作る可能性が高く、DRAMメーカーとロジックファウンドリーの責任分界も変える。誰がPHYを設計し、誰が相互運用性を保証し、歩留まり不良時の損失を負担するかが、材料費以上に商用化を左右する。[1][2]

SPHBM4は外部リンクの高速化によって大きな帯域を確保できるが、直列化、誤り訂正、クロック処理を追加するため、従来HBMの短く広い接続より遅延と電力が増える可能性がある。学習のような大きな連続転送と、推論のような細かなランダムアクセスでは評価が異なる。[1]

UCIeを用いたオンパッケージメモリ研究も、HBM、LPDDR、直列リンクの選択が帯域密度、遅延、消費電力、コストの交換条件になることを示す。最適解は一種類のメモリ規格ではなく、演算器に必要な容量とアクセス粒度によって変わる。[2]

SPHBM4の成功を判断するには、規格上の最大帯域ではなく、実装されたPHYの消費電力、リンク訓練時間、ビット誤り率、ベースダイ面積、パッケージ良品率、従来HBMに対する総システム原価を追う必要がある。[1]

本質はHBMを市販部品へ変えることではない。先端パッケージ能力が不足する場面で、配線密度の問題を高速I/O設計へ移し、容量と演算ダイ面積を優先できる新しい選択肢を作ることである。採用は最上位アクセラレーターより、容量重視で遅延を許容する製品から始まる可能性が高い。[1][2]