THESIS · CHIPSIGNAL ANALYSIS

パネルレベルパッケージの優位は処理面積の大きさではなく、パネル全面でウェハー級の位置精度、膜厚、反り、欠陥密度、トレーサビリティを維持できる場合にだけ成立する。初期採用は最大密度品の全面置換ではなく、配線要求とパッケージ寸法が経済性に合う用途から進む。

この記事の要点

  1. 01

    矩形パネルは面積利用率と大型パッケージの配置自由度を高める可能性がある

  2. 02

    面積が大きいほど熱膨張、モールド収縮、ダイシフト、反りの累積誤差が増える

  3. 03

    比較はパネル当たり投入数ではなく、良品パッケージ数、再加工、装置稼働率、テストまで含めて行うべきである

大きな面積は自動的に低コストではない

ChipSignal分析

パネルレベルでは、円形ウェハーの外周損失を減らし、大きな矩形領域へ多数のダイや大型パッケージを配置できる。理論上は一括処理数を増やし、材料と装置時間を良品数へ配分しやすくなる。

ChipSignal分析

しかし装置の処理時間、搬送、露光、めっき、検査が面積に比例して増え、歩留まりが下がれば優位は消える。パネル当たりの投入数ではなく、最終的に出荷できるパッケージ数で原価を計算する必要がある。

反りとダイずれが面積利益を奪う

確認済み事実

ファンアウト包装の研究は、材料の熱膨張係数差、反り、ダイシフト、モールド後の突出が、再配線層の重ね合わせと接続不良を引き起こすと整理している。これらの誤差は処理領域が大きくなるほど補正が難しくなる。[1]

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パネル全面を一つの補正値で扱えない場合、局所的な位置計測と露光補正が必要になる。設備能力は解像度だけでなく、反った基板を保持し、領域ごとにアライメントし、工程間で座標を引き継ぐ能力で決まる。

装置標準化が稼働率を左右する

ChipSignal分析

ウェハー装置は直径、搬送、カセット、計測の標準が成熟している。パネルではサイズ、厚さ、材料、キャリアが複数存在し、専用搬送と治具が必要になりやすい。製品ごとの段取り替えが多ければ、大面積装置でも利用率は上がらない。

確認済み事実

さらに大型パネルの一部欠陥をどこまで再加工できるかが重要になる。全体廃棄を避けるには、ダイ単位・領域単位のトレーサビリティ、欠陥マップ、電気テストを工程途中から結び付ける必要がある。[1]

置換ではなく用途別の分業になる

ChipSignal分析

最高密度のAIパッケージでは、ウェハー由来の微細加工装置と実績が残りやすい。一方、より広い配線ピッチ、大型基板、RF、電力、車載、複数ダイの中密度統合では、面積効率が装置リスクを上回る可能性がある。

確認済み事実

監視すべきはパネル寸法ではなく、RDL線幅・重ね合わせ、パネル内反り分布、ダイシフト、良品面積率、工程時間、再加工率、装置共通化である。パネルがウェハーを置き換えるのではなく、要求密度と量産安定性に応じて工程を分けると見るべきだ。[1]

WHAT TO WATCH

今後の監視項目

  • パネル全面の反り・ダイシフト・重ね合わせ分布
  • 良品パッケージ数で見たウェハー工程との原価差
  • パネル寸法・キャリア・搬送方式の標準化
  • RDL欠陥の領域別再加工率とトレーサビリティ
EVIDENCE LEDGER

一次資料・参照資料

  1. 01
    論文EN
    Defect Analysis and Built-In-Self-Test for Chiplet Interconnects in Fan-out Wafer-Level Packaging ↗

    arXiv

    発表日
    2025-03-18
    取得日
    2026-07-15

    対応する論点: 反りとダイずれが面積利益を奪う / 装置標準化が稼働率を左右する / 置換ではなく用途別の分業になる

REVISION HISTORY

更新・訂正履歴

  1. 公開

    初版公開

ChipSignal編集部

一次資料と企業開示を基点に、半導体産業の構造変化を追跡する編集チームです。確認済み事実と分析を分離し、更新履歴を残します。

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