CXL 4.0の128 GT/sで難しくなるのは帯域ではなく障害分離だ

CXL Consortiumは2025年11月にCXL 4.0を公開し、転送速度を64 GT/sから128 GT/sへ引き上げ、Bundled Portsと強化されたメモリRASを追加した。[1]

帯域が増えると、一つのスイッチやメモリプールへ接続する計算資源を増やしやすい。ChipSignal分析では、共有範囲の拡大は利用率を高める一方、障害や更新の影響範囲も広げる。[1]

Bundled Portsは複数の物理ポートを一つの高帯域接続として扱う仕組みである。物理経路の冗長化や容量拡張に使えるが、経路間の状態差と再構成を管理する必要がある。[1]

一部レーンや一方のポートが劣化したとき、縮退運転、切離し、再訓練、交換をどの層が判断するかが重要になる。仕様準拠だけでは運用ポリシーの一致は保証されない。[1]

CXL 4.0はメモリの信頼性、可用性、保守性を強化する。共有メモリではエラー封じ込め、媒体障害の通知、データ退避、ホスト間の影響分離が必要になる。[1]

容量単価が低くても、障害時にプール全体を停止する構成では経済性が悪化する。装置のMTBFだけでなく、障害単位、修復時間、データ移動量を含めて評価すべきである。[1]

CXL 4.0はPCI Express 7.0との整合を前提に次世代プラットフォームを狙う。ホスト、スイッチ、メモリ装置、ファームウェア、OSの更新周期を揃える必要がある。[1]

追うべきは128 GT/s対応の発表数ではなく、混成構成でのエラー注入、ファームウェア更新、縮退運転、交換試験である。運用証拠が容量共有の実効価値を決める。[1]